Bạn đang xem: Wafer là gì

TỔNG QUAN về các bước xử lý chất bán dẫn

Thiết bị bán dẫn là quá trình sử dụng để tạo ra chip, mạch tích hợp có mặt trong các thiết bị điện và điện tử hàng ngày. Nó là một chuỗi nhiều bước của các bước xử lý ảnh và hóa học trong đó các mạch điện tử đang dần tạo ra trên một wafer làm bằng vật liệu bán dẫn tinh khiết. Silicon là vật liệu bán dẫn thường được sử dụng nhất hiện nay, cùng với hợp chất bán dẫn khác nhau. Quá trình sản xuất toàn bộ từ đầu đến chip đóng gói sẵn sàng cho lô hàng có từ sáu đến tám tuần và được thực hiện tại các cơ sở chuyên môn cao được gọi là fabs. Bánh xốp Một điển hình wafer được làm từ silicon cực kỳ tinh khiết được trồng thành thỏi mono-tinh hình trụ (boules) lên đến 300 mm (hơi ít hơn 12 inch) có đường kính bằng cách sử dụng quá trình Czochralski. Những thỏi sau đó được cắt thành tấm có độ dày 0,75 mm và đánh bóng để có được một bề mặt rất thường xuyên và bằng phẳng. Một khi các tấm được chuẩn bị, nhiều bước xử lý cần thiết để sản xuất chất bán dẫn tích hợp mạch mong muốn. Nói chung, các bước có thể được chia thành hai khu vực: Xử lý kết thúc trước Trở lại xử lý cuối Chế biến Trong bán dẫn chế tạo thiết bị, các bước chế biến khác nhau rơi vào bốn loại chính: Lắng đọng, diệt, Patterning, và sửa đổi các tính chất điện. Lắng đọng là bất kỳ quá trình mọc lông, áo lông, hoặc chuyển một tài liệu vào wafer. Công nghệ có sẵn bao gồm lắng đọng vật lý hơi (PVD), lắng đọng hơi hóa học (CVD), lắng đọng điện hóa (ECD), epitaxy chùm phân tử (MBE) và gần đây hơn, lắng đọng lớp nguyên tử (ALD) trong số những người khác. Quá trình loại bỏ bất kỳ mà loại bỏ vật liệu từ các wafer hoặc với số lượng lớn hoặc hình thức chọn lọc và bao gồm chủ yếu của quá trình etch, cả hai khắc axit ướt và khô khắc như etch ion phản ứng (RIE). Hóa chất cơ planarization (CMP) cũng là một quá trình loại bỏ sử dụng giữa các cấp. Patterning bao gồm hàng loạt các quá trình hình hoặc thay đổi hình dạng hiện tại của các vật liệu lắng đọng và thường được gọi là in thạch bản. Ví dụ, trong in thạch bản thông thường, wafer được phủ một chất hóa học gọi là một Âôphotoresist “. Các photoresist được tiếp xúc bởi một Âôstepper”, một thiết bị tập trung, Canh lề, và di chuyển các mặt nạ, để lộ phần chọn của wafer với ánh sáng bước sóng ngắn . Các khu vực chưa phơi sáng được rửa sạch bởi một giải pháp phát triển. Sau khi khắc hoặc chế biến khác, cản quang còn lại được lấy ra bởi tro plasma. Sửa đổi các thuộc tính điện đã bao gồm lịch sử của doping nguồn transistor và cống ban đầu của lò khuếch tán và sau đó bằng cách cấy ion. Các quá trình doping được theo sau bởi lò nấu thủy tinh hoặc trong các thiết bị tiên tiến, do ủ nhiệt nhanh (RTA) mà phục vụ để kích hoạt dopants cấy. Sửa đổi các thuộc tính điện bây giờ cũng mở rộng để giảm hằng số điện môi trong low-k vật liệu cách nhiệt thông qua việc tiếp xúc với ánh sáng cực tím trong xử lý UV (UVP). Nhiều chip hiện đại có tám hoặc nhiều cấp độ sản xuất tại hơn 300 bước xử lý trình tự. Front End Processing “Front End Processing” đề cập đến sự hình thành của các bóng bán dẫn trực tiếp trên silicon. Các wafer thô được thiết kế bởi sự tăng trưởng của một siêu sạch, hầu như lớp silicon có khiếm khuyết qua epitaxy. Trong các thiết bị logic tiên tiến nhất, trước khi bước epitaxy silicon, thủ thuật được thực hiện để cải thiện hiệu suất của các bóng bán dẫn được xây dựng. Một phương pháp liên quan đến việc giới thiệu một “căng thẳng bước”, trong đó một biến thể silicon như “silicon-germanium” (SiGe) được gửi. Khi silicon epitaxy lắng, mạng tinh thể bị kéo dài một chút, kết quả là cải thiện tính di động điện tử. Một phương pháp khác, được gọi là “silicon trên chất cách điện” công nghệ liên quan đến việc chèn một lớp cách điện giữa các wafer silicon liệu và các lớp mỏng silicon epitaxy tiếp theo. Phương pháp này kết quả trong việc tạo ra các transistor với giảm hiệu ứng ký sinh. Silicon dioxide Kỹ thuật bề mặt kết thúc trước Tiếp theo là: tốc độ tăng trưởng của các cổng điện môi, theo truyền thống silicon dioxide (SiO2), hình thái các cổng, hình thái các vùng nguồn và cống, và cấy tiếp theo hoặc khuếch tán của các tạp chất để có được các tính chất điện bổ sung mong muốn. Trong các thiết bị bộ nhớ, lưu trữ các tế bào, các tụ điện thông thường, cũng được chế tạo tại thời điểm này, cả hai vào bề mặt silicon hoặc xếp chồng lên nhau trên các bóng bán dẫn. Lớp kim loại Một khi các thiết bị bán dẫn khác nhau đã được tạo ra họ phải được kết nối với nhau để tạo thành các mạch điện mong muốn. Điều này “Back End Of Line “(BEOL A- phần sau của mặt trước của wafer chế tạo, không nên nhầm lẫn với” kết thúc trở lại “của chip chế tạo trong đó đề cập đến gói và thử nghiệm giai đoạn) liên quan đến việc tạo ra kim loại nối dây được tách biệt bởi cách nhiệt chất điện môi. Các vật liệu cách điện là truyền thống là một hình thức SiO2 hoặc một ly silicate, nhưng vật liệu hằng số điện môi thấp gần đây mới được sử dụng. Những chất điện môi hiện nay mang hình thức của SIOC và có hằng số điện môi khoảng 2,7 (so với 3,9 cho SiO2), mặc dù vật liệu có hằng số nhỏ nhất là 2.2 đang được cung cấp cho nhà sản xuất chip. Liên kết Trong lịch sử, các dây kim loại gồm nhôm. Trong phương pháp này để hệ thống dây điện thường được gọi là “nhôm trừ”, bộ phim chăn nhôm được gửi đầu tiên, khuôn mẫu, và sau đó khắc, để lại dây điện bị cô lập. Sau đó vật liệu điện môi được lắng trên dây phơi.

Xem thêm: From Nghĩa Là Gì – Nghĩa Của Từ From

Xem thêm: I Cư Là Gì – Kimochi Nghĩa Là Gì

Các lớp kim loại khác nhau được kết nối với nhau bằng cách ăn mòn lỗ, gọi là “vias,” trong vật liệu cách điện và gửi tiền vonfram trong họ với một kỹ thuật CVD. Cách tiếp cận này vẫn được sử dụng trong chế tạo của nhiều chip nhớ như bộ nhớ truy cập ngẫu nhiên động (DRAM) là số cấp kết nối là nhỏ, hiện đang có hơn bốn. Gần đây hơn, như số lượng của các cấp kết nối cho logic đã tăng lên đáng kể do số lượng lớn các transistor mà bây giờ được kết nối với nhau trong một bộ vi xử lý hiện đại, sự chậm trễ thời gian trong hệ thống dây điện đã trở nên quan trọng thúc đẩy sự thay đổi trong tài liệu hệ thống dây điện từ bằng nhôm sang đồng và từ dioxit silic nguyên liệu thấp-K mới hơn. Nâng cao hiệu suất này cũng đi kèm với chi phí giảm qua chế biến Damascene đó loại bỏ các bước xử lý. Trong chế biến Damascene, trái ngược với công nghệ nhôm trừ, vật liệu lưỡng cực lắng đầu tiên là một bộ phim chăn và được dập khuôn và để lại lỗ hổng hoặc khắc hào. Trong “Damascene single” chế biến, đồng sau đó được gửi vào các lỗ hoặc rãnh bao quanh bởi một hàng rào phim mỏng dẫn vias đầy hoặc dây “dòng” tương ứng. Trong công nghệ “Damascene kép”, cả hai rãnh và thông qua trước khi được chế sự lắng đọng của đồng dẫn đến sự hình thành của cả hai qua và dòng đồng thời, tiếp tục giảm số lượng các bước chế biến. Bộ phim hàng rào mỏng, gọi là Copper Barrier Seed (CBS), là cần thiết để ngăn chặn sự khuếch tán đồng vào điện môi. Bộ phim rào cản lý tưởng là có hiệu quả, nhưng là hầu như không có. Như sự hiện diện của bộ phim quá nhiều rào cản cạnh tranh với các mặt cắt ngang dây đồng có sẵn, hình thành các rào cản liên tục nhưng mỏng nhất đại diện cho một trong những thách thức lớn nhất đang diễn ra trong chế biến đồng ngày hôm nay. Vì số lượng các kết nối mức tăng, planarization của các lớp trước đó là cần thiết để đảm bảo bề mặt phẳng trước khi in thạch bản tiếp theo. Nếu không có nó, các cấp ngày càng trở nên quanh co và mở rộng bên ngoài chiều sâu của tâm điểm của in thạch bản có sẵn, can thiệp với khả năng mô hình. CMP (Cơ khí Hóa chất đánh bóng) là phương pháp sơ chế để đạt được như vậy mặc dù planarization khô “etch lại” vẫn còn đôi khi sử dụng nếu số lượng các mức kết nối là không có nhiều hơn ba. Wafer thử nghiệm Bản chất rất tuần tự xử lý wafer đã làm tăng nhu cầu về đo lường trong giữa các bước chế biến khác nhau. Wafer thiết bị kiểm tra đo lường được sử dụng để xác minh rằng các tấm vẫn còn tốt và không bị hư hại bởi các bước xử lý trước đó. Nếu số lượng diesÂ-các mạch tích hợp cuối cùng sẽ trở thành chipsÂ-on một wafer đo lường như không vượt quá một ngưỡng xác định trước, wafer được tháo dỡ thay vì đầu tư vào chế biến tiếp. Thiết bị kiểm tra Một khi quá trình Front End đã được hoàn thành, các thiết bị bán dẫn đang phải chịu một loạt các thử nghiệm điện để xác định xem họ hoạt động đúng. Tỷ trọng của các thiết bị trên wafer tìm thấy để thực hiện đúng được gọi là năng suất. Fab kiểm tra các chip trên wafer với một thử nghiệm điện tử mà ép đầu dò nhỏ bé so với chip. Máy đánh dấu mỗi chip xấu với một giọt thuốc nhuộm. Các chi phí fab cho thời gian thử nghiệm; giá là vào thứ tự của cent mỗi giây. Chip thường được thiết kế với Âôtestability features “để tăng tốc độ thử nghiệm, và giảm chi phí kiểm tra. Thiết kế tốt cố gắng để kiểm tra và thống kê quản lý các góc: cực của hành vi silicon gây ra bởi nhiệt độ hoạt động kết hợp với những thái cực của các bước xử lý fab. Hầu hết các thiết kế đối phó với hơn 64 góc. Bao bì Sau khi thử nghiệm, wafer được ghi và sau đó chia thành từng chết. Chỉ tốt, chip không nhuộm tiếp tục được đóng gói. Bao bì nhựa hoặc gốm liên quan đến việc gắn chết, kết nối các tấm lót chết để các chân trên gói, niêm phong và chết. Dây nhỏ được sử dụng để kết nối với miếng đệm để các chân. Trong những ngày cũ, dây điện được gắn bằng tay, nhưng bây giờ máy mục đích xây dựng thực hiện nhiệm vụ. Theo truyền thống, các dây với các chip là vàng, dẫn đến một Âôlead frame “(phát âm Âôleed frame”) của đồng, đã được mạ bằng mối hàn, một hỗn hợp của thiếc và chì. Chì là độc, vì vậy dẫn miễn Âôlead frames “bây giờ là thực hành tốt nhất. Gói chip quy mô (CSP) là công nghệ đóng gói khác. Nhựa đóng gói chip này thường lớn hơn đáng kể so với chết thực tế, trong khi các chip CSP là gần như kích thước của khuôn. CSP có thể được xây dựng cho từng chết trước khi wafer là thái hạt lựu. Các chip đóng gói được kiểm tra lại để đảm bảo rằng họ không bị hư hỏng trong quá trình đóng gói và các hoạt động kết nối die-to-pin đã được thực hiện một cách chính xác. Một laser etches tên và số của Chipa trên bao bì. Danh sách các bước: Đây là một danh sách các kỹ thuật chế biến được sử dụng nhiều lần trong một thiết bị điện tử hiện đại và không nhất thiết phải bao hàm một thứ tự cụ thể. Wafer chế biến – Wet sạch – photolithography – Ion cấy (trong đó dopants được nhúng vào trong các wafer tạo khu vực của tăng (hoặc giảm) dẫn) – khắc khô – ướt khắc – tro Plasma – phương pháp điều trị nhiệt – ủ nhiệt nhanh – Lò anneals – Nhiệt oxy hóa – Hóa chất Vapor Deposition (CVD) – Physical Vapor Deposition (PVD) – epitaxy chùm phân tử (MBE) – điện hóa Deposition (ECD) – planarization Hóa chất-cơ học (CMP) – thử nghiệm Wafer (nơi hiệu suất điện được xác minh) – Wafer backgrinding (để giảm độ dày của wafer để chip kết quả có thể được đưa vào một thiết bị mỏng như thẻ thông minh hoặc PCMCIA.) – Chuẩn bị chết – Wafer lắp – Die cắt IC Bao bì – Die đính kèm – IC Bonding – Dây liên kết – Lật chip – Tab bonding IC Encapsulation – Baking – Mạ – Lasermarking – Trim và hình thức IC Thử nghiệm

(SEMICON CHẾ) Các bước chế biến bán dẫn

Chuyên mục: Hỏi Đáp

.tags a {
color: #fff;
background: #909295;
padding: 3px 10px;
border-radius: 10px;
font-size: 13px;
line-height: 30px;
white-space: nowrap;
}
.tags a:hover { background: #818182; }

#footer {font-size: 14px;background: #ffffff;padding: 10px;text-align: center;}
#footer a {color: #2c2b2b;margin-right: 10px;}